姓名：杨汉雄
学号：19011210569
【嵌牛导读】Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司开发。两种HDL均为IEEE标准。
【嵌牛正文】
Quartus II 是Alter的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本次实验使用verlilog语言在quatusII的环境下实现4位数据选择器。
数据选择器根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。有时也把它叫做多路选择器或多路调制器。
数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。
在QuartusII创建一个WVF文件，设置仿真器参数：将仿真器的仿真结束时间设定为 1s，仿真时间步长设定为 10ms；输入信号 a、b、c、d、s1、s2 全部为二进制类型，输出信号 y 也为二进制类型；输入信号 a 为 10ms 周期的时钟信号， b 为 20ms 周期的时钟信号，c 为 30ms周期的时钟信号，d 为 40ms 周期的时钟信号，s1 为 100ms 周期的时钟信号，s2 为 400ms 周期的时钟信号。
可以看到当s1，s2选择不同状态时，y的输出分别为不同的频率的a，b，c，d，不同的数据实现了控制端的选择。
