CPU缓存
由于CPU的运算速度高出CPU和内存之间的数据传输速度一个级别，CPU厂商为了尽可能的利用CPU的性能，在CPU和内存之间添加了高速缓存，尽可能地避免处理器访问主内存的时间开销。
分三级缓存：L1 cache , L2 cache , L3 cache。
其中L1 cache 和 L2 cache是每个CPU核心都拥有的，而L3 cache 是所有的CPU所共享的。
并且L1 L2 L3 cache 的大小随级数增大。
每次数据访问都会按L1 cache -> L2 cache -> L3 cache -> 内存 -> 硬盘 的顺序来进行访问。
CPU性能优化手段 - 运行时指令重排
指令重排的场景：当CPU写缓存时发现缓存区块正在被其他的CPU占用，为了提高CPU处理性能，可能将后面的读缓存命令优先执行。
并非随便重排，需要遵循as-if-serial语义
as-if-serial语义的意思是指：不管怎么重排序（编译器和处理器为了提高并行度），（单线程）程序的执行结果不能被改变。编译器，runtime和处理器都必须遵守as-if-serial语义。
也就是说：编译器和处理器不会对存在数据依赖关系的操作做重排序。
这样子就会出现两个问题
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CPU高速缓存下的一个问题：
缓存中数据与主内存的数据并不是实时同步的，各CPU核心间缓存的数据也不是实时同步。在同一个时间点，各CPU所看到同一内存地址的数据的值可能是不一致的。
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CPU执行指令重排序优化下有一个问题：
虽然遵守了as-if-serial语义，但仅在单CPU自己执行的情况下能保证结果正确。
多核多线程中，指令逻辑无法分辨因果关系，可能出现乱序执行，导致程序运行结果错误。
内存屏障
有问题肯定就会有解决方案。
写内存屏障：在指令后插入Store Barrier ， 能让写入缓存中的最新数据写入主内存，让其他线程可见。
强制写入主内存，这种显示调用，CPU就不会因为性能考虑而去对指令重排。
读内存屏障：在指令前插入Load Barrier ， 可以让高速缓存中的数据失效，强制重新从主内存加载数据。
强制读取主内存内容，让CPU缓存与主内存保持一致，避免了缓存导致的一致性问题。
