对clk时钟信号的边沿检测在Verilog中是支持
posedge clk这种语法格式的，但是对于一个普通的信号边沿检测如果也按照clk的这种语法格式最终是不支持综合的。由此，本文介绍两种支持综合的边沿检测器的写法。
1、基于移位寄存器的边沿检测器
所谓边沿的变化抽象一下，定义两个状态：先前的值（ps）和当前的值（cs）。我们想如果有边沿变化的话，反映到ps和cs上就是两个值有所不同，只需要将ps和cs做异或操作即可。同理，要检测正沿变化和负沿变化只需要对ps和cs做相应的逻辑操作即可。
下面介绍一下基于两级移位寄存器的边沿检测电路。
基于移位寄存器的边沿检测电路.png
正沿检测电路的代码如下：
module posedge_detector (
key,
clk,
rst,
dout
);
input key;
input clk,rst;
output dout;
reg cs,ps;
always @(posedge clk or negedge rst)
begin
if (!rst)
begin
cs<=0;
ps<=0;
end
else
begin
cs<=key;
ps<=cs;
end
end
assign dout=(~ps)&cs;//edge dout=ps^cs; negedge dout=ps&(~cs)
endmodule
正沿检测仿真波形图.png
注：通常为了防止输入信号的抖动问题，我们采用三级级联的移位寄存器，将输入信号打一拍，就可以很好地解决这个问题。
2、基于有限状态机的边沿检测电路
其实，无论是基于移位寄存器还是有限状态机的边沿检测电路，其本质的思想都是一致的。定义状态S=10，意为先输入一个1，后输入一个0。则对应的状态有4中情况，然后根据输入进行状态转移。
状态转移图.png
有限状态机对应的电路模型.png
标准的三段式有限状态机的写法：一段D触发器，用来保存电路状态，二段组合逻辑电路1，根据当前状态和外部输入计算下一个状态，三段组合逻辑电路2，根据当前状态和外部输入计算输出。
a.用always块建立组合逻辑模型时，用阻塞赋值“=”。
b.时序电路建模时，用非阻塞赋值“<=”。
c.在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值“<=”。
d.在同一个always块中不要既用非阻塞赋值又用非阻塞赋值。
module state_edge_detector (额
key,
clk,
rst,
dout
);
input key,clk,rst;
output dout;
reg dout;
parameter[1:0] S0=2'b00,
S1=2'b01,
S2=2'b10,
S3=2'b11;
reg [1:0]cs,ns;
always @(posedge clk or negedge rst)
begin
if (!rst)
cs<=S0;
else
cs<=ns;
end
always @(cs or key)
begin
case (cs)
S0:if(key==1)
ns=S1;
else
ns=S0;
S1:if(key==1)
ns=S3;
else
ns=S2;
S2:if(key==1)
ns=S1;
else
ns=S0;
S3:if(key==1)
ns=S3;
else
ns=S2;
default:ns=S0;
endcase
end
always@(cs)
begin
case(cs)
S1:dout=1;
default:dout=0;
endcase
end
endmodule
仿真波形图.png
