用design compiler对rtl代码进行逻辑综合时,若对其中某段代码不想综合,可以用在某段代码的起始的地方写上//synopsys translate_off 注意一定是要有//
然后在结束的地方写上//synopsys translate_on
这样在rtl代码仿真的时候又不影响仿真。
用design compiler对rtl代码进行逻辑综合时,若对其中某段代码不想综合,可以用在某段代码的起始的地方写上//synopsys translate_off 注意一定是要有//
然后在结束的地方写上//synopsys translate_on
这样在rtl代码仿真的时候又不影响仿真。