NCSim NC-SIM 为Cadence 公司之 VHDL与Verilog混合模拟的模拟器 (simulator),可以帮助 IC设计者验证及模拟其所用VHDL与Verilog混合计设的 IC功能.
NC-Verilog 为 Cadence 公司之 Verilog 硬体描述语言模拟器 (simulator),可以帮助 IC设计者验证及模拟所设计 IC 的功能.使用 NC-Verilog软体,使用者必须使用 Verilog 硬体描述语言的语法来描述所要设计的电路.
ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；
ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step
ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)
基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作
ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式
ncverilog的三步模式为：
（1）ncvlog(编译)、
（2）ncelab(建立snapshot文件) 、
（3）ncsim(对snapshot文件进行仿真)
基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作
ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式
三命令模式：
ncvlog -f run.f
ncvhdl -f run.f
ncelab tb -access wrc
ncsim tb -gui
第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误。
注意1：ncvlog执行以后将产生一个名为INCA_libs的目录和一个名为worklib的目录第二个命令中，access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。
注意2：ncelab要选择tb文件的module，会在snapshot文件夹下生成snapshot的module文件第三个命令中，gui选项是加上图形界面在这种模式下仿真，是用“ – ”的。而下边要说的ncverilog是采用“ + ”的三命令模式下GUI界面较好用，其对应的命令会在console window中显示
注意3 ：选择snapshot文件夹下生成的module文件进行仿真
单命令模式：
ncverilog +access+wrc rtl +gui
在这里，各参数与三命令模式相同。注意“ + ”通常都使用单命令模式来跑仿真，但要配置好一些文件。单命令模式下文件的配置：目录下有源文件、测试台文件、file、run四个文件。在linux下执行source run后再执行simvision来查看。
run 文件内容:ncverilog +access+rw -f file
file 文件内容: cnt_tb.v(注意把tb文件放在前) 、cnt.v
tb文件中应该包含:
initial
begin
$shm_open(“wave.shm”); //打开波形保存文件wave.shm
$shm_probe(cnt_tb,”AS”); //设置探针
end
