芯片设计常用IP

PLL:  Phase-locked loops    

 利用反馈（Feedback）控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相回路会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”（Phase-locked）

电路:

每个模块的简单原理描述如下：

鉴频鉴相器 PD： 对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。

低通滤波器 LPF： 将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。

压控振荡器 VCO: 输出一个周期信号,其频率由输入电压所控制。

反馈回路    DIV ： 将压控振荡器输出的信号送回至鉴频鉴相器。通常压控振荡器的输出信号的频率大于参考信号的频率，因此需在此加入分频器以降低频率。

性能指标:

最关键的性能是在于相位噪声和动态性能。

另外稳定性指标包括稳定性, 稳定性指标包括：环路带宽（Loop bandwidth），相位裕度（Phase margin）

SPI，

Serial Peripheral interface的缩写，顾名思义就是串行外围设备接口

它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共有的，它们是SDI(数据输入)、SDO(数据输出)、SCLK(时钟)、CS(片选)

DMA

Direct memory access, 直接内存访问，被用于内存和内存之间或内存和外设之间的高速数据传输。数据传输可以在没有CPU的干预下快速移动，这样可以保持CPU资源处理其他事情。

DMA 控制器基于复杂的总线矩阵架构，将功能强大的双 AHB 主总线架构与独立的 FIFO 结合在一起，优化了系统带宽，下图①处，可以看出双 AHB 主总线架构与独立的 FIFO的结构。

AHB (Advanced High-performance Bus)   ASB (Advanced System Bus)、 APB (Advanced Peripheral Bus)

AHB用于高性能、高时钟频率的系统结构，典型的应用如ARM核与系统内部的高速RAM、NAND FLASH、DMA、Bridge的连接。

ASB是AHB的一种替代方案。

APB用于连接外部设备，对性能要求不高，而考虑低功耗问题。

GPIO

General Purpose Input Output;GPIO的引脚与外部硬件设备连接，可实现与外部通讯、控制外部硬件或者采集外部硬件数据的功能。

LDO:

Low-dropout regulator 提供稳定的直流电压电源。相比于一般线性直流稳压器，低压差稳压器能于更小输出输入电压差的情况下工作。

https://zh.wikipedia.org/wiki/%E4%BD%8E%E5%A3%93%E5%B7%AE%E7%A9%A9%E5%A3%93%E5%99%A8

性能指标