将文件下的novas.rc文件删除掉，重新加载代码层次恢复。
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错误原因 还有进程在运行 解决方法： 在终端执行 lsof +D 再加上无法删除文件的目录，把显示的process都kill掉，然后再rm就可以了。 例如： $ lsof +...
VOH是指输出引脚为逻辑1时的最小电压值。电路输出通常会带有负载或者驱动下一级的输入，VOH/IOH参数测试是为了检验DUT引脚在规定的电流条件下，输出电压是否可以按要求保持...
在数字电路中，定义输入电压值高于某一阈值时，称之为输入高电平（VIH），当输入电压值低于某一阈值，称之为输入低电平（VIL）； 在测试过程中，无法直观的测量输入电平，而是通过...
针对数字电路，有相应的输入低电平漏电流（IIL input leakage low）和输入高电平漏电流(IIH input leakage high)； 测试过程： 首先是对...
集成电路静态时序分析与建模
物理综合和逻辑综合的区别逻辑综合就是传统意义上的综合，利用线负载模型来估计线延迟，下图为线负载模型的定义 根据线负载模型可以计算出1互连线长度2互连线电容3互连线电容4互连线面积下图给出一个例子 物...
当用vcs对vhdl和verilog语言混合仿真时，遇到verilog语言的模块的信号无dump波形，解决方法:在vcs仿真脚本中加入debug_access+all就可以仿...
举例，待切割文件为data.log： 1）按2行切割 -l 2 2）指定切割后的文件前缀名 data_ 3）指定切割后的文件后缀名为数字 -d 4）指定切割后的文件后缀名数字...
Verdi 查看二维数组波形 调试代码时经常需要查看memory内的数据是否正确，一个一个读出来检查又特别麻烦，不做特别设置的话fsdb不会记录二维数组的值。 只需要在顶层加...
（1）用vhdl写延时a <= transport b after x ns;vhdl延时要写单位；（2）verilog语言的延时语句，最好用alwaysalways（*）b...
