减少全连接神经元个数，加入CTC损失训练将d_ff由2048 减小到 1024 ctc_weight 设置为0.1 模型大小为 51.4M 参数个数为13929234 训练到epoch.20 测试结果： 训练到ep...
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减少全连接神经元个数，加入CTC损失训练将d_ff由2048 减小到 1024 ctc_weight 设置为0.1 模型大小为 51.4M 参数个数为13929234 训练到epoch.20 测试结果： 训练到ep...
1.RNA RNA提出的时间要比RNN-T晚，但是实际上是介于CTC和RNN-T之间的一种结构，在CTC中，有一个假设是输出之间相互独立的，但是这种假设其实不是很好，因为...
@60006b9c0138 可以跑一下 tools/average.py 就有了
Open Transformer源码链接：https://github.com/ZhengkunTian/OpenTransformer 数据准备： 选用Thchs30数据集，首先生成3个训练所需的数据集：...
论文链接： https://arxiv.org/pdf/1904.08779.pdf SpecAugment是一种log梅尔声谱层面上的数据增强方法，可以将模型训练的过拟合问...
def feature_wav(wav_file, pre_emphasis=0.97, n_filter=40, frame_len_s=0.032, frame_shif...
可以进行Fbank特征提取的库有两个： 一个是python_speech_features另一个是pytorch中的torchaudio import python_spee...
Xilinx采用的是ISE和vivado；Altera采用的是quartus II。 自带的ISE总闪退，就装了个vivado 官网下载地址：https://china.xi...
模块结构 模块（module）是 Verilog 的基本描述单位，是用于描述某个设计的功能或结构及与其他模块通信的外部端口。 模块在概念上可等同一个器件，就如调用通用器件（与...
可综合设计 Verilog 硬件描述语言有类似高级语言的完整语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是，Verilog 是描述硬件电路的，其建立在硬件电路...
视频网址： https://www.bilibili.com/video/BV1yf4y1R7gH?t=407 Verilog 的历史 在传统硬件电路的设计方法中，当设计工程...
带嵌入式处理器的 FPGA 在 FPGA 内部，有着“软内核”与“硬内核”之分。比如若利用 FPGA 的可编程性在芯片内部构造实现了一个计数器逻辑，那么在构造计数器逻辑过程中...
前言 AI芯片（这里只谈FPGA芯片用于神经网络加速）的优化主要有三个方面：算法优化，编译器优化以及硬件优化。算法优化减少的是神经网络的算力，它确定了神经网络部署实现效率的上...
fronted： 把fronted中的参数绝对值小于0.02的替换为0，词错率升至11.206%，没采用 把encoder中的参数绝对值小于0.02的替换为0，词错率升至8....
